ј Ѕ ¬ √ ƒ ≈ ∆ « » Ћ ћ Ќ ќ ѕ – — “ ” ‘ ’ ÷ „ Ў Ё ё я

–еферат: –озробка управл¤ючого ≥ операц≥йног вузл≥в ≈ќћ

–озробка управл¤ючого ≥ операц≥йног вузл≥в ≈ќћ

1. «авданн¤.
–озробити управл¤ючий ≥ операц≥йний вузли ≈ќћ з наступними параметрами:
1. —истема численн¤:
1.2 дес¤ткова
2. —пос≥б представленн¤ ≥нформац≥њ:
2.1 з ф≥ксованою комою
3. «агальна к≥льк≥сть розр¤д≥в:
3.2 24
4. Ќаб≥р операц≥й:
основна:
4.2 д≥ленн¤
додаткова:
4.7 лог≥чне множенн¤
5. ќсновний тип використовуваних лог≥чних елемент≥в:
5.4 ћќЌ
6. «агальна функц≥ональна схема проектованого пристрою подана на рис. 1.
рис. є 1
—ќѕ Ц сигнал операц≥њ—ѕќ Ц сигнал початку операц≥њ—— Ц синхрон≥зуючий сигнал—«ќ Ц сигнал зак≥нченн¤ операц≥њќ– Ц ознака операц≥њ

2. ќгл¤д ≥ анал≥з л≥тературних джерел
2.1 ѕон¤тт¤ про комб≥нац≥йну схему ≥цифровий автомат. ( аган ст. 62-65)
ѕристр≥й, ¤кий перетворюЇ дискретну ≥нформац≥ю, в загальному випадку маЇ n вход≥в дл¤ вх≥дних сигнал≥в ≥ k виход≥в, з ¤ких зн≥маютьс¤ вих≥дн≥ сигнали.
ожний з вх≥дних сигнал≥в ¤вл¤Ї собою де¤кий символ (букву) вх≥дного алфав≥ту. ¬ свою чергу, вих≥дн≥ сигнали ¤вл¤ють собою символи (букви) вих≥дного алфав≥ту. ¬ ¤кост≥ букв цих алфав≥т≥в звичайно використовуютьс¤ дв≥йков≥ ≥, р≥дше, дес¤тков≥ цифри.
ѕеретворенн¤ ≥нформац≥њ в ≈ќћ виконуЇтьс¤ електронними пристро¤ми (лог≥чними схемами) двох клас≥в: комб≥нац≥йними схемами ≥ цифровими автоматами.
¬ комб≥нац≥йних схемах ( —) сукупн≥сть вих≥дних сигнал≥в (вих≥дне слово Y) в дискретний момент часу ti однозначно визначаЇтьс¤ вх≥дними сигналами (вх≥дним словом X), ¤к≥ поступили на входи в той самий дискретний момент часу.
«акон функц≥онуванн¤ — визначений, ¤кщо Ї задана в≥дпов≥дн≥сть м≥ж словами њњ вх≥дного ≥ вих≥дного алфав≥т≥в, наприклад, в вигл¤д≥ таблиц≥.
ƒругий, б≥льш складний клас перетворювач≥в дискретноњ ≥нформац≥њ складають цифров≥ автомати. ÷ифровий автомат нав≥дм≥ну в≥д комб≥нац≥йноњ схеми маЇ де¤ке ск≥нченне число р≥зних внутр≥шн≥х стан≥в.
ѕ≥д д≥Їю вх≥дного слова цифровий автомат переходить з одного стану в ≥нший ≥ видаЇ вих≥дне слово. ¬их≥дне слово на виход≥ цифрового автоматув дискретний момент часу визначаЇтс¤ вх≥дним словом, ¤ке поступило в цей момент часу на вх≥д автомату, ≥ внутр≥шн≥м станом автомату, ¤ке Ї результатом д≥њ на автомат вх≥дних сл≥в в попередн≥ дискретн≥ моменти часу.
омб≥нац≥¤ вх≥дного слова ≥ б≥жучого стану автомата в даному такт≥ визначаЇ не т≥льки вих≥дне слово, але й стан, в ¤кий автомат перейде до початку наступного такту.
÷ифровий автомат м≥стить памТ¤ть, що додаЇтьс¤ з запамТ¤товуючих елемент≥в («≈) - тригер≥в, елемент≥в затримки та ≥нших, що ф≥ксують стан, в ¤кому в≥н знаходивс¤. омб≥нац≥йна схема не м≥стить «≈. “ому њњ називають автоматом без памТ¤т≥ або прим≥тивним автоматом.
—труктурна схема цифрового автомату м≥стить «≈1 - «≈k та комб≥нац≥йн≥ схеми —1 ≥ —2.
ћал. є 1 омб≥нац≥йна схема (а) ≥ цифровий автомат (б).
—тан «≈, що визначаЇ стан автомату, передаЇтьс¤ в форм≥ сигнал≥в qi по ланцюгах пр¤мого звТ¤зку на входи —2 ≥ по ланцюгах зворотнього зв¤зку на входи —1. Ќа входи комб≥нац≥йних схем поступають також сигнали x1,...,xn з входу автомату.
¬их≥дне слово виробл¤Їтьс¤ в —2, причому вх≥дними зм≥нними дл¤ нењ служать букви вх≥дного слова ≥ стани «≈ - стани автомату. ¬их≥дн≥ сигнали —1 перевод¤ть автомат в нов≥ стани, при цьому вх≥дними зм≥нними дл¤ ц≥Їњ схеми служать букви вх≥дного слова ≥ стани «≈. ќдночасн≥сть по¤ви нових значень вх≥дних сигнал≥в на вс≥х входах пристрою дос¤гаЇтьс¤ за допомогою тактових сигнал≥в (синхросигнал≥в), що забезпечують передачу ≥нформац≥њ з «≈ на входи комб≥нац≥йноњ схеми одночасно з сигналами, що поступають на њњ входи з ≥нших пристроњв.
¬ р¤д≥ випадк≥в при анал≥з≥ автомата його зам≥н¤ють автоматом з одним екв≥валентним входом ≥ з одним екв≥валентним виходом ≥ рахують, що екв≥валентн≥ вх≥дний сигнал x(t) ≥ вих≥дний сигнал y(t) приймають значенн¤ з в≥дпов≥дним чином перетворених алфав≥т≥в P ≥ S вх≥дних ≥ вих≥дних сигнал≥в.
ƒл¤ заданн¤ цифрового автомата повинно бути вказано:
1) вх≥дний алфав≥т
2) вих≥дний алфав≥т
3) алфав≥т стану
4) початковий стан автомату
5) функц≥¤ переходу
6) функц≥¤ виход≥в - однозначно визначаЇ залежн≥сть в≥дпов≥дно стану автомата в момент дискретного часу ≥ вих≥дного сигналу y(t), в≥д стану автомата Q(t) ≥ вх≥дного сигналу x(t) в момент дискретного часу t.
¬икористовуючи функц≥њ переход≥в ≥ виход≥в, повед≥нку автомата можна описати р≥вн¤нн¤ми
(1)
(2)
де t=0,1,2 ...; Q(0)=Q0.
–≥вн¤нн¤м (1) ≥ (2) в≥дпов≥даЇ автомат, вих≥дний сигнал ¤кого залежить в≥д стану автомата ≥ в≥д сигналу на його вход≥. “акий автомат називаЇтьс¤ автоматом ћ≥л≥.
¬ пристро¤х ≈ќћ широко використовуютьс¤ так зван≥ автомати ћура,в ¤ких вих≥дний сигнал y(t) в момент дискретного часу t залежить виключно в≥д стану автомата Q(t) в цей момент часу ≥ незалежить в≥д вх≥дного сигналу x(t).
‘ункц≥онуванн¤ автомата ћура описуЇтьс¤ р≥вн¤нн¤ми
(3)
(4)
де t=0,1,2 ... ; Q(0)=Q0.
‘ункц≥њ переход≥в ≥ виход≥в можуть задаватись р≥зними способами, наприклад в вигл¤д≥ таблиц≥ або з допомогою граф≥в. ѕри заданн≥ в вид≥ графа стан автомата зображаЇтьс¤ вершинами, а переходи з стану в стан - дугами. Ќа дугах вказуЇтьс¤ значенн¤ вх≥дних сигнал≥в, ¤к≥ викликають в≥дпов≥дн≥ переходи. ¬их≥дн≥ сигнали автомата ћура вказуютьс¤ б≥л¤ вершин графа.¬ випадку автомата ћ≥л≥ вих≥дн≥ сигнали, що виробл¤ютьс¤ перед переходом, вказуютьс¤ на в≥дпов≥дних дугах.
¬ теор≥њ автомат≥в вводитьс¤ пон¤тт¤ повноњ системи переход≥в ≥ повноњ системи виход≥в автомата. якщо дл¤ двох любих стан≥в Qi ≥ Qj автомата Ї вх≥дний сигнал, ¤кий переводить автомат з стану Qi в Qj, то такий автомат називаЇтьс¤ автоматом з повною системою переход≥в. јвтомат ћура маЇ повну систему виход≥в, ¤кщо вих≥дн≥ сигнали р≥зн≥ дл¤ вс≥х його стан≥в.
ѕри побудов≥ вузл≥в ≈ќћ, ¤к≥ ¤вл¤ютьс¤ цифровими автоматами, в ¤кост≥ запамТ¤товуючих елемент≥в (елемент≥в памТ¤т≥) використовуютьс¤ елементарн≥ автомати. ≈лементарними автоматами Ї автомати ћура з двома станами,що волод≥ють повними системами переход≥в ≥ виход≥в.
2.2 ƒекомпозиц≥¤ обчислювального пристроюна операц≥йний ≥ керуючий блоки.
( аган ст. 166-168)
ќперац≥йний блок складаЇтьс¤ з рег≥стр≥в, суматор≥в ≥ ≥нших вузл≥в, ¤к≥ виконують прийом з зовн≥шнього середовища ≥ збер≥гають коди сл≥в, њх перетворенн¤ ≥ видачу в зовн≥шнЇ середовище результату перетворенн¤, а також видачу в керуючий блок ≥ зовн≥шнЇ середовище, ¤к≥ пов≥домл¤ють сигнали, ¤к≥ належать множин≥ , про знаки ≥ особлив≥ випадки знак≥в операнд≥в, њх окремих розр¤д≥в, особливих випадк≥в значень пром≥жкових ≥ к≥нцевих результат≥в операц≥њ.
ѕроцес функц≥онуванн¤ п≥д час пристрою обробки цифровоњ ≥нформац≥њ додаЇтьс¤ з посл≥довност≥ тактових ≥нтервал≥в, в ¤ких операц≥йний блок виробл¤Ї певн≥ елементарн≥ операц≥њ перетворенн¤ сл≥в. ќперац≥йний блок виконуЇ де¤кий наб≥р елементарних перетворень ≥нформац≥њ, наприклад, таких, ¤к передача слова з одного рег≥стра в ≥нший, використанн¤ оберненого коду, зсув ≥ т.д.. ¬иконанн¤ цих елементарних операц≥й ≥н≥ц≥юЇтьс¤ поступленн¤м в операц≥йний блок в≥дпов≥дних керуючих сигнал≥в з де¤коњ множини сигнал≥в .
≈лементарна функц≥ональна операц≥¤ (або де¤ка њхн¤ комб≥нац≥¤), ¤ка виконуЇтьс¤ за один тактовий ≥нтервал ≥ приводитьс¤ в д≥ю одним керуючим сигналом , називаЇтьс¤ м≥крооперац≥Їю.
¬ де¤к≥ такти можуть поступати дек≥лька керуючих сигнал≥в, викликаючи паралельне п≥д час виконанн¤ в≥дпов≥дних м≥крооперац≥й. “ака сукупн≥сть м≥крооперац≥й називаЇтьс¤ м≥крокомандою. „астково, м≥крокоманда може додаватис¤ з одноњ м≥крооперац≥њ.
еруючий блок (або керуючий автомат) виробл¤Ї розпод≥лену п≥д час посл≥довност≥ керуючих сигнал≥в породжуючих в операц≥йному блоц≥ потр≥бну посл≥довн≥сть м≥крооперац≥й.
ѕосл≥довн≥сть керуючих сигнал≥в визначаЇтьс¤ керуючим командним кодом, ¤кий поступаЇ в керуючий блок ззовн≥, ≥ сигналами , залежним в≥д операнд≥в ≥ пром≥жкових результат≥в перетворень.
ќперац≥йний блок задаЇтьс¤ його структурою, тобто складом вузл≥в ≥ звТ¤зками м≥ж ними, ≥ виконуваним операц≥йним блоком набором м≥крооперац≥й.
ѕосл≥довн≥сть м≥крокоманд, що забезпечуЇ виконанн¤ даноњ операц≥њ, називаЇтьс¤ м≥кропрограмою даноњ операц≥њ.
‘ункц≥онуванн¤ обчислювального пристрою може бути описано сукупн≥стю реал≥зуючих в ньому м≥кропрограм. ¬ де¤ких випадках це зручно, хоча це ≥ не Їдиний можливий спос≥б описуванн¤ цифрових пристроњв.
2.3 одуванн¤ дес¤ткових чисел( аган ст. 50-51)
“аблиц¤ 1.1 ƒв≥йково-дес¤тков≥ коди
ƒес¤тков≥цифри
од8421
од знадлишком 3
од 2 з 5
ƒес¤тков≥цифри
од8421
од знадлишком 3
од 2 з 5

0
0000
0011
11 000
5
0101
1000
01 010

1
0001
0100
00 011
6
0110
1001
01 100

2
0010
0101
00 101
7
0111
1010
10 001

3
0011
0110
00 110
8
1000
1011
10 010

4
0100
0111
01 001
9
1001
1100
10 100

од 8421. Ќайб≥льше поширенн¤ в обчислювальн≥й техн≥ц≥ знайшов код 8421, в ¤кому кожна цифра дес¤ткового числа зам≥нюЇтьс¤ в≥дпов≥дним чотирьохрозр¤дним дв≥йковим числом. ÷ей код зручний дл¤ виконанн¤ машиною(а не вручну) перетворенн¤ з дес¤тковоњ системи в дв≥йкову ≥ навпаки. ÷ей код аддитивний, тобто сума представленн¤ двох цифр Ї кодом њх суми.јле використанн¤ цього коду повТ¤зане з труднощами пошуку переносу в наступний дес¤тковий розр¤д ≥ важк≥стю переходу до зворотнього ≥ доповнюючого коду дл¤ дес¤ткових чисел, що полегшуЇ виконанн¤ алгебрањчноњ д≥њ.÷е по¤снюЇтьс¤ тим, що код 8421 не Ї самодоповнюючим, тобто ≥нверс≥¤ його дв≥йкових цифр не даЇ коду доповненн¤ дес¤тковоњ цифри до 9.
од з надлишком 3 зручний при виконанн≥ арифметичних операц≥й над дес¤тковими цифрами, так ¤к в≥н Ї самодоповнюючим. р≥м того, легко визначаЇтьс¤ перенос, так ¤к сума двох доданк≥в, кожне з ¤ких беретьс¤ з надлишком 3, вийде з надлишком 6, що виключаЇ лишн≥ кодов≥ комб≥нац≥њ.ƒл¤ отриманн¤ правильного коду суми з отриманого результату в≥дкидаЇтьс¤ 3.
¬ де¤ких випадках дл¤ використанн¤ суттЇво, що код 0 м≥стить 1 ≥ тому легко в≥др≥знити на¤вн≥сть коду 0 в≥д попаданн¤ коду цифри. од з надлишком 3 не дуже зручний дл¤ перетворенн¤ чисел з одноњ системи численн¤ в ≥ншу.
од 2 з 5. ƒес¤тков≥ цифри зображаютьс¤ пТ¤тьма розр¤дами, з ¤ких м≥ст¤ть дв≥ 1. ÷¤ надм≥рн≥сть використовуЇтьс¤ дл¤ контролю правильноњ передач≥ цифри. ¬ вираз≥ кожноњ цифри присутн≥ дв≥ 1. Ѕудь-¤ка помилка в одному розр¤д≥ перетворюЇ 0 в 1 або 1 в 0, в результат≥ вийде б≥льше або менше двох 1, що вкаже на помилку. ѕри одночасн≥й по¤в≥ двох помилок можлив≥ випадки,коли њх не вдаЇтьс¤ знайти (¤кщо 0 в одному розр¤д≥ перетворюЇтьс¤ в 1, а в другому розр¤д≥ 1 в 0).
2.4 ”правл¤ючий автомат( аган стр.241 - 243)
Ѕудь-¤кий цифровий пристр≥й складаЇтьс¤ з двох частин Ц операц≥йного та управл¤ючого блок≥в. ќперац≥йний блок характеризуЇтьс¤ сукупн≥стю визначених в ньому м≥крооперац≥й, кожна з ¤ких ¤вл¤Ї собою де¤кий виконуваний в даному операц≥йному блоц≥ елементарний акт передач≥ або перетворенн¤ ≥нформац≥њ,що ≥н≥ц≥ал≥зуЇтьс¤ поступленн¤м управл¤ючого функц≥онального сигналу на де¤ку управл¤ючу шину.
Ѕудь-¤ка команда, операц≥¤ або процедура, що виконуЇтьс¤ в операц≥йному блоц≥, описуЇтьс¤ де¤кою м≥кропрограмою ≥ реал≥зуЇтьс¤ за дек≥лька такт≥в,в кожному з ¤ких виконуЇтьс¤ одна або дек≥лька м≥крооперац≥й. ƒл¤ реал≥зац≥њ команди, операц≥њ або процедури (м≥кропрограми) необх≥дно на в≥дпов≥дн≥ управл¤юч≥ шини операц≥йного блоку подати певним чином розпод≥лену в час≥ посл≥довн≥сть управл¤ючих функц≥ональних сигнал≥в.
„астина цифрового вичислювального пристрою, що призначена дл¤ генерац≥њ посл≥довностей управл¤ючих функц≥ональних сигнал≥в, називаютьс¤ управл¤ючим блоком або управл¤ючим пристроЇм. ѕосл≥довн≥сть, що генеруЇтьс¤ управл¤ючим блоком, задаЇтьс¤ кодом операц≥њ, що поступають на входи блоку, сигналами з операц≥йного блоку, що несуть ≥нформац≥ю про особливост≥ операнд≥в ≥ пром≥жков≥ та к≥нцев≥ результати операц≥й, а також з синхросигналами, що задають границ≥ такт≥в.
‘ормально управл¤ючий блок можна розгл¤дати, ¤к ск≥нченний автомат, що визначаЇтьс¤:
а) множиною дв≥йкових вих≥дних сигнал≥в V = {v1,Е,vm}, що в≥дпов≥дають множин≥ м≥крооперац≥й операц≥йного блоку. ѕри vi = 1 розпочинаЇтьс¤ i-та операц≥¤;
б) множиною вх≥дних сигнал≥в U = {u1,Еun}, що в≥дпов≥даЇ блоку дв≥йковому коду операц≥й ≥ дв≥йковому значенню осв≥домлюючих сигнал≥в;
в) множиною м≥кропрограм;
г) по множинах вх≥дних ≥ вих≥дних сигнал≥в ≥ м≥кропрограм визначаЇтьс¤ множина внутр≥шн≥х стан≥в блоку Q = {Q0,ЕQr}, потужн≥сть ¤кого в процес≥ проектуванн¤ стараЇтьс¤ м≥н≥м≥зувати. ”правл¤ючий автомат може бути заданий, ¤к автомат ћура
Q(t + 1)=A[Q(t), u1(t),Е,un(t)];
v1(t) = B1[Q(t)];
ЕЕЕЕЕЕЕЕЕЕЕ..
vm(t) = Bm[Q(t)];
або автомат ћ≥л≥
Q(t + 1)=A[Q(t), u1(t),Е,un(t)];
v1(t) = B1[Q(t),u1(t),Е,un(t)];
ЕЕЕЕЕЕЕЕЕЕЕ...
vm(t) = Bm[Q(t),u1(t),..,un(t)],
де функц≥њ переход≥в ≥ виход≥в A, B визначаютьс¤ заданою м≥кропрограмою.
2.5 еруюч≥ автомати з УтвердоюФ лог≥кою
еруюч≥ автомати з УтвердоюФ лог≥кою ¤вл¤ють собою лог≥чн≥ схеми,¤к≥ виробл¤ють розпод≥лен≥ по часу керуюч≥ функц≥ональн≥ сигнали. Ќа в≥дм≥ну в≥д керуючих пристроњв з збереженою у памТ¤т≥ лог≥кою в цих автоматах можна зм≥нити лог≥ку роботи т≥льки шл¤хом переробленн¤ схем автомата.
¬ склад схеми вход¤ть рег≥стр кода операц≥њ, ¤кий Ї частиною рег≥стра команд, л≥чильник такт≥в, дешифратор такт≥в ≥ дешифратор кода операц≥њ,а також лог≥чн≥ схеми утворенн¤ керуючих функц≥ональних сигнал≥в.
Ќа л≥чильник такт≥в поступають сигнали в≥д блока синхросигнал≥в,≥ л≥чильник з кожним сигналом м≥н¤Ї св≥й стан. —тан л≥чильника представл¤ють номера такт≥в, ¤к≥ м≥н¤ютьс¤ в≥д 1 до n. ƒешифратор такт≥в формуЇ на j-му виход≥ одиничний сигнал при i-му стан≥ л≥чильника такт≥в, тобто п≥д час i-го такта.
ƒешифратор кода операц≥њ виробл¤Ї одиничний сигнал на j-му виход≥,¤кщо виконуЇтьс¤ j-та команда.
Ћог≥чн≥ схеми утворенн¤ керуючих функц≥ональних сигнал≥в дл¤ кожноњ команди збуджують формувач≥ функц≥ональних сигнал≥в дл¤ виконанн¤ потр≥бних в даному такт≥ м≥крооперац≥й.
Ќедол≥ком розгл¤нутих схем Ї одинакове число такт≥в дл¤ вс≥х команд.÷е потребуЇ вир≥внюванн¤ числа такт≥в виконанн¤ команд по найб≥льш Удовг≥йФ команд≥, що призведе до затрати часу.
јвтомат ћ≥л≥, побудований на м≥кропрограм≥, маЇ число стан≥в, ¤к правило, менше, н≥ж число стан≥в екв≥валентного йому автомата ћура. « ц≥Їњ точки зору використанн¤ автомата ћ≥л≥ Ї кращим. јле використанн¤ автомата ћ≥л≥ в ¤кост≥ керуючого автомата не завжди можливо. ÷е по¤снюЇтьс¤ тим,що керуючий автомат працюЇ в контур≥ з операц≥йним блоком. ¬ автомата ћ≥л≥ перех≥д в новий стан зд≥йснюЇтьс¤ одночасно з формуванн¤м вих≥дного сигнала. “ому, ¤кщо операц≥йний блок виробл¤Ї осв≥домлююч≥ сигнали зразу ж при виникненн≥ керуючих сигнал≥в, а керуючий автомат Ї автоматом ћ≥л≥, можлива наступна недопустима ситуац≥¤: автомат ћ≥л≥ ще не зм≥нив стан, а на його входи прийшли нов≥ значенн¤ осв≥домлюючих сигнал≥в, ¤к≥ потребують виконанн¤ ≥ншого переходу.
ƒл¤ виключенн¤ можливих збоњв в робот≥ керуючих автомат≥в ставл¤тьс¤ спец≥альн≥ схеми затримки або,що Ї таким самим, один з двох автомат≥в (керуючий або операц≥йний) виконують в вигл¤д≥ автомата ћура, ¤кий видаЇ вих≥дний сигнал п≥сл¤ зм≥ни стану (перехода).
2.6 —истеми лог≥чних елемент≥в ( аган стр. 73)
ќсновн≥ параметри систем лог≥чних елемент≥в:
ѕитома напруга ≥ сигнали. —истеми елемент≥в характеризуютьс¤ к≥льк≥стю напруги, що використовуютьс¤, ≥ њњ ном≥нального значенн¤.
ƒл¤ лог≥чних елемент≥в вказуЇтьс¤ пол¤рн≥сть ≥ р≥вень вх≥дного тавих≥дного сигналу.
оеф≥ц≥Їнт зТЇднанн¤ по входу. ¬изначаЇ максимально можливе число вход≥в лог≥чних елемент≥в. «б≥льшенн¤ числа вход≥в повТ¤зане з ускладенн¤ схеми елемент≥в ≥ призводить до пог≥ршенн¤ ≥нших параметр≥в.
оеф≥ц≥Їнт розгалуженн¤ по виходу. ѕоказуЇ, на ск≥льки лог≥чних вход≥в може бути одночасно навантажений вих≥д даного лог≥чного елементу.
«авадост≥йк≥сть. «авадою називають небажану електричну д≥ю (пульсац≥¤ напруги живленн¤, д≥¤ паразитних Їмностей) на лог≥чний елемент, ¤ка може призвести до спотворенн¤ даних. «авадост≥йк≥сть Ц це здатн≥сть елемента правильно функц≥онувати при на¤вност≥ завад; визначаЇтьс¤ максимально допустимою напругою завади, при ¤кому не настаЇ зб≥й у його робот≥.
Ўвидкод≥¤. ’арактеризуЇтьс¤ середн≥м часом затримки розповсюдженн¤ сигналу: , де tз1 ≥ tз2 Ц затримка вих≥дного сигналу в≥дносно фронту≥ спаду вх≥дного.
2.7 ƒв≥йково-дес¤тковий перетворювач(„у стр. 75 - 80)
јлгоритм дв≥йково-дес¤ткового перетворювача базуЇтьс¤ на способ≥ ручного перетворенн¤. ¬≥н перетворюЇ 10-б≥тн≥ ц≥л≥ дв≥йков≥ числа в дес¤тков≥, причому кожен дес¤тковий розр¤д кодуЇтьс¤ дес¤тковим числом. ¬икористовуютьс¤ так≥ рег≥стри:
A(4 Ц 1) рег≥стр розр¤ду 100
B(4 Ц 1) рег≥стр розр¤ду 101
C(4 Ц 1) рег≥стр розр¤ду 102
D(0 Ц 3) л≥чильник
Q(1 Ц 12) рег≥стр вих≥дного числа
T(0 Ц 2) рег≥стр управл≥нн¤
K(0 Ц 4) = T декодер
ќператор cor:
X ( cor X(4 Ц 1),
IF (X = 5, 6, 7, 8, 9) THEN (X ( X add 3).
ѕеретворенн¤ в≥дбуваЇтьс¤ в касрег≥стр≥ C Ц B Ц A.
Ќа першому кроц≥ касрег≥стр встановлюЇтьс¤ в 0. ѕот≥м вм≥ст касрег≥стру C Ц B Ц A Ц Q зсуваЇтсь¤ на один б≥т вл≥во, ≥ тод≥ в рег≥стр A попадаЇ старший б≥т числа, що перетворюЇтьс¤. Ќа кроц≥ 3 перев≥р¤Їтсь¤ чи потр≥бна корекц≥¤ вм≥сту рег≥стр≥в A, B, C, тобто чи не м≥стить хоча б один з них числа,що б≥льше, н≥ж 4. ќписан≥ м≥крооперац≥њ зсуву вл≥во ≥ умовноњ корекц≥њ повторюютьс¤ до тих п≥р, поки останн≥й б≥т рег≥стру Q не попаде в рег≥стр A.
A ( 0, B ( 0, C ( 0, D ( 0, FINI ( OFF, T ( 0
C Ц B Ц A Ц Q ( Shl C Ц B Ц A Ц Q, T ( 1
D ( countdn D, T ( 2
IF (D = 0) THEN (T ( 4) ELSE (T ( 3),
A ( cor A, B ( cor B, C ( cor C, T ( 0
FINI ( ON
ѕеретворенн¤ з дес¤тковоњ системи у дв≥йкову Ї складн≥шим. “ому ми не будемо його використовувати.
2.8 —труктура ≥ м≥кропрограми јЋѕдл¤ д≥ленн¤ чисел з ф≥ксованою крапкою.( аган ст. 211, 213-219)
ƒ≥ленн¤ в ≈ќћ звичайно зводитьс¤ до виконанн¤ посл≥довност≥ в≥дн≥манн¤ д≥льника спочатку з д≥леного, а пот≥м з утворюючихс¤ в процес≥ д≥ленн¤ часткових залишк≥в ≥ зсуву часткових залишк≥в.
–еал≥зувати д≥ленн¤ можна двома основними способами.
1. ƒ≥ленн¤ з нерухомим д≥леним ≥ зсуваючим вправо д≥льником.
÷ей спос≥б д≥ленн¤ заснований на пр¤мому коп≥юванн≥ д≥й при ручному д≥ленн≥. —труктура јЋѕ дл¤ д≥ленн¤ маЇ вигл¤д, ¤кий зображений намалюнку 6-8, а.
мал. 6-8 а) ( аган стр. 214)
ѕочаткове д≥лене X заноситьс¤ в PгX, а д≥льник Y Ц в старш≥ розр¤ди Pг1Y. ƒ≥льник зсуваЇтьс¤ вправо шл¤хом косоњ передач≥ з Pг1Y в Pг2Y ≥ пр¤моњ передач≥ з Pг2Y в Pг1Y. ¬≥дн≥манн¤ д≥льника виконуЇтьс¤ п≥дсумувуванн¤м додаткового коду д≥льника. ÷ифри частки залишк≥в, ¤к≥ визначають по знаку часткових залишк≥в, ф≥ксуЇтьс¤ в рег≥стр≥ Pг1Z шл¤хом посл≥довного занесенн¤ њх в молодший розр¤д Pг1Z ≥ зсуву вм≥сту Pг1Z з допомогою косоњ передач≥ в Pг2Z ≥ пр¤моњ з Pг2Z в Pг1Z.
Ќедол≥ком такого јЋѕ Ї подв≥йна довжина суматора ≥ його рег≥стр≥в.
2. ƒ≥ленн¤ з нерухомим д≥льником ≥ зсувом вл≥во д≥леного.
÷ей спос≥б дозвол¤Ї будувати јЋѕ з суматором одиночноњ довжини (малюнок 6-8, б).
малюнок 6-8, б ( аган стр. 214)
“ут нерухомий д≥льник Y збер≥гаЇтьс¤ в PгY, а д≥лене X, зсуваючись вл≥во в≥дносно Y, знаходитьс¤ в двох рег≥страх: старш≥ розр¤ди X Ц в Pг1X,а молодш≥ Ц в Pг2X. ƒ≥ленн¤ починаЇтьс¤ з зсуву вл≥во д≥леного X шл¤хом косоњ передач≥ його в PгCm ≥ Pг3X ≥ в≥дпов≥дних пр¤мих передач в Pг1X. ƒал≥ на вх≥д суматора подаЇтьс¤ зсунуте вл≥во д≥лене, утворюЇтьс¤ частковий залишок шл¤хом п≥дсумовуванн¤м додаткового коду д≥льника, ≥ наступна цифра частки заноситьс¤ в зв≥льнений при зсув≥ X розр¤д Pг2X.
јрифметично-лог≥чний пристр≥й розгл¤нутого типу широко застосовуЇтьс¤ дл¤ д≥ленн¤.
јлгоритм д≥ленн¤ з нерухомим д≥льником з в≥дновленн¤м залишку.
1. Ѕерутс¤ модул≥ в≥д д≥леного ≥ д≥льника.
2. ѕочаткове значенн¤ часткового залишку покладаЇтьс¤ р≥вним старшим розр¤дам д≥леного.
3. „астковий залишок подвоюЇтьс¤ шл¤хом зсуву на один розр¤д вл≥во.ѕри цьому в зв≥льнений при зсув≥ молодший розр¤д часткового залишку заноситьс¤ наступна цифра д≥леного.
4. « зсунутого часткового залишку в≥дн≥маЇтьс¤ д≥льник ≥ анал≥зуЇтьс¤ знак результату в≥дн≥манн¤.
5. Ќаступна цифра модул¤ частки р≥вна 1, ¤кщо результат в≥дн≥манн¤ додатн≥й, ≥ 0, ¤кщо в≥дТЇмний. ¬ останньому випадку значенн¤ остач≥ в≥дновлюЇтьс¤ до того, ¤ке було до в≥дн≥манн¤.
6. ѕункти 3, 4 ≥ 5 посл≥довно виконуютьс¤ дл¤ одержанн¤ вс≥х цифр модул¤ частки.
7. «нак частки плюс, ¤кщо знаки д≥леного ≥ д≥льника однаков≥, в ≥ншому випадку Ц м≥нус.
–озгл¤немо тепер б≥льш детально д≥ленн¤ в јЋѕ з нерухомим д≥льником. —труктурна схема јЋѕ дана на малюнку 6-9.

малюнок 6-9 ( аган стр. 215)
—хема м≥стить: суматор Cm; вх≥дний рег≥стр Pг1 дл¤ збереженн¤ д≥льника; вх≥дний рег≥стр суматора PгA, в ¤кий поступаЇ пр¤мий або зворотн≥й код д≥льника; вих≥дний рег≥стр суматора PгCm, в ¤кому утворюЇтьс¤ частковий залишок; рег≥стри д≥леного PгB (старш≥ розр¤ди) ≥ Pг2 (молодш≥ розр¤ди); допом≥жний рег≥стр Pг2Т дл¤ зсуву д≥леного, тригери знак≥в д≥леного ≥ д≥льника “г«н1 ≥ “г«н2; л≥чильник цикл≥в —ч÷ дл¤ п≥драхунку числа одержаних цифр частки. ќдержан≥ в процес≥ д≥ленн¤ цифри частки занос¤тьс¤ в зв≥льнен≥ розр¤ди Pг2Т.
ћ≥кропрограма д≥ленн¤ дл¤ випадку додатн≥х чисел приведена намалюнку 6-10. ѕо¤снемо процедуру в≥дновленн¤ остач≥.

малюнок 6-10 ( аган стр. 217)
якщо в≥дн≥манн¤ даЇ в≥дТЇмний результат (—м[0] = 1), то попередн≥й частковий залишок, ¤кий збер≥гаЇтьс¤ в PгB, передаЇтьс¤ в PгCm, дл¤ чого попередньо обнулюЇтьс¤ PгA. ¬ PгCm прийом зд≥йснюЇтьс¤ з зсувом вл≥во на1 розр¤д. ÷е забезпечуЇ в≥дновленн¤ попереднього часткового залишку ≥ зм≥щенн¤ його в≥дносно д≥льника перед наступним в≥дн≥манн¤м.
ћ≥кропрограма, ¤ку ми розгл¤даЇмо, призначена дл¤ обробки додатн≥х чисел. ј також њњ можна легко перетворити дл¤ обробки чисел з любими знаками,¤к≥ представленн≥ в пр¤мому код≥. ƒл¤ цього треба внести так≥ зм≥ни:п≥сл¤ прийому операнд≥в в PгB, Pг2 ≥ Pг1 значенн¤ знакових розр¤д≥в X ≥ Y передаютьс¤ в тригер знака Ц в≥дпов≥дно “г«н1 ≥ “г«н2. ѕот≥м в PгB [0] ≥ Pг1 [0] заноситьс¤ 0, тобто виконуЇтьс¤ перех≥д до модул≥в X ≥ Y. –озр¤д знаку частки встановлюЇтьс¤ в 0 при “г«н1 = “г«н2 ≥ в 1 в протилежному випадку.
–озгл¤нутий метод д≥ленн¤ носить назву д≥ленн¤ з в≥дновленн¤м залишку. Ќедол≥ком цього методу Ї необх≥дн≥сть введенн¤ спец≥ального такту дл¤ в≥дновленн¤ залишку.
«вичайно в ≈ќћ дл¤ д≥ленн¤ використовуЇтьс¤ другий метод Ц д≥ленн¤ без в≥дновленн¤ залишку.
јлгоритм д≥ленн¤ з нерухомим д≥льником без в≥дновленн¤ залишку.ѕункти 1-3 сп≥впадають з алгоритмом д≥ленн¤ з в≥дновленн¤м залишку.
4. « зсунутого часткового залишку в≥дн≥маЇтьс¤ д≥льник, ¤кщо залишок додатн≥й, ≥ до зсунутого часткового залишку додаЇтьс¤ д≥льник, ¤кщо залишок в≥дТЇмний.
5. Ќаступна цифра модул¤ частки р≥вна 1, ¤кщо результат в≥дн≥манн¤ додатн≥й, ≥ 0, ¤кщо в≥дТЇмний.
ѕункти 6, 7 сп≥впадають з попередн≥м алгоритмом.
ћожна показати, що частков≥ залишки п≥сл¤ виконанн¤ додаванн¤ при д≥ленн≥ без в≥дновленн¤ залишку одержуютьс¤ так≥ сам≥, ¤к ≥ залишки п≥сл¤ зсуву в≥дновленного залишку при д≥ленн≥ з в≥дновленн¤м залишку.
ƒ≥йсно, оск≥льки зсув часткового залишку на один розр¤д вл≥во Ї екв≥валентом множенн¤ його на два, одержимо: 2*a Ц b = 2*(a Ц b) + b, (6-5),де a Ц частковий залишок; b Ц д≥льник.
јналог≥чно
2na = {Е{[(a Ц b)*2 + b] + b}*2 + Е + b}. (6-6)
ƒ≥ленн¤ без в≥дновленн¤ залишку завжди потребуЇ дл¤ одержанн¤ одноњ цифри частки т≥льки додаванн¤ або в≥дн≥манн¤ з зсуву часткового залишку.
ћ≥кропрограма д≥ленн¤ ц≥лих додатн≥х чисел без в≥дновленн¤ залишку у своњй початков≥й частин≥ сп≥впадаЇ з м≥кропрограмою д≥ленн¤ без в≥дновленн¤ залишку. –≥зниц¤ зТ¤вл¤Їть¤ п≥сл¤ формуванн¤ знаку частки. Ќа малюнку 6-11 приведена частина м≥кропраграми д≥ленн¤ без в≥дновленн¤ залишку п≥сл¤ м≥крокоманди ф≥ксац≥њ знаку частки.

малюнок 6-11 ( аган стр. 219)
Ѕлок-схема показуЇ, що поки невизначен≥ вс≥ цифри частки (—ч÷ ƒ≥ленн¤ чисел, що представленн≥ в залежност≥ в≥д знаку пр¤мим доповнюючим кодом, можна зробити не переход¤чи до модул≥в. ѕри цьому алгоритм д≥ленн¤ Ї под≥бним до розгл¤нутих.
¬≥дм≥нност≥ заключаютьс¤ в наступному (дл¤ випадку д≥ленн¤ без в≥дновленн¤ залишку):
1. “ак ¤к д≥лене ≥ д≥льник можуть мати р≥зн≥ знаки, то д≥¤ з частковим залишком (додаванн¤ або в≥дн≥манн¤ Y) залежать в≥д знаку залишку ≥ д≥льника ≥ визначаютьс¤ таблицею 6-4.

«нак залишку
«нак д≥льника
ƒ≥¤

+
+
¬≥дн≥манн¤ Y

+
-
ƒодаванн¤ Y

-
+
ƒодаванн¤ Y

-
-
¬≥дн≥манн¤ Y

таблиц¤ 6-4 ( аган стр. 219)
якщо знак залишку сп≥впадаЇ з знаком д≥льника, то zi = 1, ≥накше zi = 0.
2. якщо X > 0 ≥ Y якщо X 0, то частку необх≥дно зб≥льшити на одиницю у випадку залишку в≥д д≥ленн¤, ¤ке не дор≥внюЇ нулю.
якщо X ƒ≥ленн¤ правильних дроб≥в виконуЇтьс¤ так, ¤к ≥ д≥ленн¤ ц≥лих.–≥зниц¤ заключаЇтьс¤ т≥льки у тому, що д≥лене маЇ, ¤к правило, таку ж довжину, ¤к д≥льник. јле можна допустити, що д≥лене маЇ ще n молодших розр¤д≥в, ¤к≥ р≥вн≥ нулю. “од≥ стаЇ ¤сно, що алгоритм д≥ленн¤ дроб≥в н≥чим не в≥др≥зн¤Їтьс¤ в≥д алгоритму д≥ленн¤ ц≥лих.
2.8.1 јрифметичний пристр≥й з ф≥ксованою крапкою („у стр. 130-135)
јрифетичний пристр≥й виконуЇ арифметичн≥ команди, що збер≥гаютьс¤в памТ¤т≥ обчислювальноњ машини. ” тому випадку, ¤кщо цей пристр≥й додаЇ ≥ в≥дн≥маЇ додатков≥ коди паралельно, тобто ми виконуЇмо арифметичн≥ д≥њ над вс≥ма розр¤дами одночасно, то це Ї паралельний арифметичний пристр≥й.¬ такому пристроњ Ї схема паралельного суматора або паралельного в≥дн≥манн¤.
ƒв≥йков≥ числа, що представл¤ютьс¤ знаковим б≥том ≥ дв≥йковим модулем числа, в ¤кому, м≥ж ц≥лою ≥ дробною частиною розм≥щен≥ завжди на одному м≥сц≥, називаютьс¤ дв≥йковими числами з ф≥ксованою крапкою. ™ два способи представленн¤ таких чисел: модуль Ц ц≥ле число, або модуль Ц простий др≥б. якщо кома розм≥щена м≥ж знаковим б≥том ≥ старшим б≥том числа, то будь-¤ке число в такому формат≥ Ї дробовим. якщо ж кома розм≥щена справа в≥д молодшого б≥та значущоњ частини, то число Ї ц≥лим.

1 „исло 22

S

малюнок 4.1 („у стр. 131)
ѕредставимо число у вигл¤д≥ ц≥лого. ÷е представленн¤ маЇ вид Узнак + модульФ. Ќуль в знаковому б≥т≥ означаЇ, що число додатнЇ, а одиниц¤ Ц що воно в≥дТЇмне. ƒл¤ числа, модуль ¤кого дор≥внюЇ нулю, в знаковому б≥т≥ завжди формуЇтсь¤ одиниц¤.
Ѕудемо використовувати рег≥стри AC Ц накопичуючий рег≥стр,MQ Ц рег≥стр частки, SR Ц запамТ¤товуючий рег≥стр, SC Ц л≥чильник зсув≥в. ¬икористовуЇтьс¤ схема паралельного суматора ≥ рег≥стр DVOV. AS, MQ, SR, складаютьс¤ з двох частин: в одн≥й збер≥гаЇтьс¤ знак, а в друг≥й Ц модуль числа. ќтже, ми використовуЇмо субрег≥стри дл¤ знаку AS(S), MQ(S), SR(S)≥ субрег≥стри модул¤ AS(M), MQ(M), SR(M). —убрег≥стром називаЇтьс¤ частина рег≥стру, сукупн≥сть б≥т≥в ¤коњ мають особливий зм≥ст. ќбТЇднанн¤ дек≥лькох субрег≥стр≥в або рег≥стр≥в при виконанн≥ спец≥альноњ операц≥њ в один рег≥стр називаЇтьс¤ касрег≥стром.
–ег≥стр DVOV сигнал≥зуЇ про стан переносу при д≥ленн≥.
ћи не будемо його використовувати.
—труктура:
AC(M) = AC(1 Ц 23),
SR(M) = SR(1 Ц 23),
MQ(M) = MQ(1- 23).
AC(S, R, Q, 1- 23),
SR(S, 1 - 23),
MQ(1 Ц 23),
SC(0 Ц 5),
C.
ѕаралельний суматор:
ADD(R, Q, 1 Ц 23) = ADSR(R, Q, 1 Ц 23) EXOR ADAC(R, Q, 1 Ц 23)EXOR C(R, Q, 1 Ц 23),
C(R, Q, 1 Ц 22) = ADSR(Q, 1 Ц 23)*ADAC(Q, 1 Ц 23) + ADAC(Q, 1 Ц 23)*C(Q, 1 Ц 23) + C(Q, 1 Ц 23) * ADSR(Q, 1 Ц 23), C(23) = 0.
ќпис вивод≥в Z:
Z(R, Q, 1 Ц 23) = 0 Ц 0 Ц AC(M) add2 0 Ц 0 Ц SR(M) Ц 0.
ќпис оператора add2:
W(R, Q, 1 Ц 23) = X(R, Q, 1 Ц 23) add2 Y(R, Q, 1 Ц 24)
C(23) = Y(24),
C(R, Q, 1 Ц 22) = X(Q, 1 Ц 23)*Y(Q, 1 Ц 23) + Y(Q, 1 Ц 23)*C(Q, 1 Ц 23) + C(Q, 1 Ц 23)*X(Q, 1 Ц 23)
W(R, Q, 1 Ц 23) = X(R, Q, 1 Ц 23) EXOR Y(R, Q, 1 Ц 23) EXORC(R, Q, 1 Ц 23).
“ут в рег≥стр≥ ј— Ї б≥т ј—(Q), ¤кий м≥ститьс¤ м≥ж знаковим б≥том ≥ старшим б≥том значущоњ частини рег≥стру. ¬ цьому б≥т≥ м≥ститьс¤ перенос з старшого б≥ту значущоњ частини, ¤кий утворюЇтьс¤ при додаванн≥ або в≥дн≥ман≥. –озр¤д ј—(R) м≥стить перенос з б≥ту ј—(Q).
¬ наш≥й схем≥ звичайно використовуютьс¤ одноб≥тн≥ повн≥ суматори,що мають по три входи ≥ два виходи. Ќа схем≥ 4.3 i-ий б≥т першогододанку Ц ADAC(i), j Ц б≥т другого доданку ADSR(i), i Ц ий б≥т переносу Ц C(i),(i Ц 1) Ц й б≥т переносу C(i Ц 1) ≥ i Ц ий б≥т суми Ц ADD(i), де i Ц номер розр¤ду паралельного суматора.
малюнок 4.3 та 4.4 („у стр. 134)
Ќа малюнку 4.4 входи ADAC(R, Q, 1 Ц 23) ≥ ADSR(1 - 23) зТЇднан≥ з виходами рег≥стр≥в ј—(R, Q, 1 Ц23) ≥ SR(1 Ц 23) в≥дпов≥дно. Ќа входи ADSR(R, Q) сигнали з рег≥стру SR звичайно не поступають. «ам≥сть цього при необх≥дност≥ на цих шинах формуютьс¤ константи 0 або 1. ¬х≥д —(23) на ¤кому повинен бути 0 Ї входом переносу дл¤ крайнього правого б≥ту суматора. ¬ходиADD(R, Q, 1 Ц 23) ¤вл¤ють б≥ти суми, а виходи —(R, Q, 1 Ц 23) Ц переноси дл¤ вс≥х 26 одноб≥тних повних суматор≥в. —хема паралельного суматора зображена на малюнку 4.5.

малюнок 4.5 („у стр. 134)
¬ алгоритм≥ д≥ленн¤ виконуЇтьс¤ перев≥рка одн≥Їњ з спец≥альних вих≥дних шин паралельного суматора. „астина цих шин звТ¤зана з входами субрег≥стру ј—(M),а друга Ц з входами субрег≥стру SR(M). ÷е ≥ Ї виводи Z.
ќператор add2 виконуЇ додаванн¤ значущих частин двох 26 Ц б≥тних дв≥йкових чисел; у цьому випадку вх≥дний перенос —(23) = 0. …ого зручно використовувати також при додаванн≥ додаткового коду в≥дТЇмника з зменшуваного (в≥лн≥манн¤); в такому випадку вх≥дний перенос —(23) = 1.“аким чином, вх≥дний пернос розгл¤даЇтьс¤ ¤к додатковий вх≥д паралельного суматора; потр≥бна модиф≥кац≥¤ додаванн¤ описуЇтьс¤ оператором add2.
2.8.1.1 ƒ≥ленн¤ („у стр. 144 Ц 148)
ѕри д≥ленн≥ чисел, представлених у формат≥ з ф≥ксованою комою д≥лене знаходитьс¤ в касрег≥стр≥, ¤кий додаЇтьс¤ з рег≥стр≥в ј— ≥ MQ, а д≥льник Ц в рег≥стр≥ SR; частка пом≥щаЇтьс¤ в рег≥стр MQ, а залишок Ц в рег≥стр AC.ƒ≥льник п≥сл¤ виконанн¤ операц≥њ залишаЇтьс¤ в рег≥стр≥ SR; д≥лене в касрег≥стр≥ губитьс¤. јлгоритм д≥ленн¤ побудований на основ≥ використанн¤ методу пор≥вн¤нн¤. …ого зручно розд≥лити на дв≥ частини: ≥н≥ц≥ал≥зац≥¤ (малюнок 4.11) ≥ в≥дпов≥дно д≥ленн¤ (малюнок 4.12)
малюнок 4.11 („у стр. 144)

малюнок 4.12 („у стр. 145)
ѕри ≥н≥ц≥ал≥зац≥њ перев≥р¤Їтьс¤ чи не буде переповненн¤, ≥ визначаЇтьс¤ знак частки. ѕереповненн¤ при д≥ленн≥ визначаЇтьс¤ шл¤хом в≥дн≥манн¤ д≥леного з д≥льника (субрег≥стри AC(M) ≥ SR(M)). ѕри в≥дн≥манн≥ до д≥льника додають д≥лене з субрег≥стру AC(M) в оберненому код≥. якщо перев≥рка показуЇ, що значенн¤ на шин≥ суми Z(Q) = 0 то з цього сл≥дуЇ, що д≥лене з AC(M) б≥льше або дор≥внюЇ д≥льнику з SR(M). ѕри переповненн≥ в рег≥стр DVOV засилаЇтьс¤ одиниц¤, ≥ процес д≥ленн¤ завершуЇтьс¤. якщо ж перев≥рка показуЇ, що Z(Q) = 1, то процес ≥н≥ц≥ал≥зац≥њ продовжуЇтьс¤ ≥ визначаЇтьс¤ знак частки. «нак частки записуЇтьс¤ ¤к нуль, ¤кщо знаков≥ б≥ти AC(S) ≥ SR(S) сп≥впадають; в ≥ншому випадку в M(Q) засилаЇтьс¤ одиниц¤. ѕот≥м проводитьс¤ запуск процесу д≥ленн¤.
ѕри д≥ленн≥ значенн¤ часткового залишку в субрег≥стр≥ AC(M) збер≥гаЇтьс¤ в оберненому код≥. ѕроцес починаЇтьс¤ з засилки в рег≥стр л≥чильника зсув≥в SC константи 2310. ƒал≥ вм≥ст касрег≥стру AC(M) Ц MQ(M) зсуваЇтьс¤ вл≥во на один б≥т; одночасно б≥т MQ(1) ≥нвертуЇтьс¤ ≥ перем≥щуЇтьс¤ в б≥т AC(23) дл¤ того, щоб частковий залишок в субрег≥стр≥ AC(M) залишавс¤ в оберненому код≥. ƒ≥льник з субрег≥стру SR(M) пор≥внюЇтьс¤ з частковим залишком AC(M). якщо пор≥вн¤нн¤ показуЇ, що Z(Q) = 0, то це означаЇ, що частковий залишок з AC(M) б≥льше д≥льника з SR(M) або дор≥внюЇ йому. ¬ цьому випадку в б≥т MQ(23) засилаЇтьс¤ одиниц¤ ≥ одночасно д≥льник з SR(M) додаЇтьс¤ до часткового залишку з AC(M). якщо ж Z(Q) = 1, то це означаЇ, що д≥льник з SR(M) б≥льше часткового залишку AC(M); у цьому випадку пересилка ≥ додаванн¤ не в≥дбуваютьс¤. ƒал≥ вм≥ст л≥чильника зсув≥в SC зменшуЇтьс¤ на одиницю ≥ перев≥р¤Їтьс¤ на нуль. якщо вм≥ст SC ѕроцедурний опис д≥ленн¤:
ƒ≥лене = + 00001111 = + 1510,
ƒ≥льник = - 0011 = - 310,
„астка = - 0101 = - 510,
«алишок = + 0000 = 0.
AC(R, Q, M) ( 0 Ц 0 Ц AC(M)Т;
IF (Z(Q) = 1) THEN (DVOV ( 1, GOTO C2);
IF (SR(S) = AC(S)) THEN (MQ(S) ( 0) ELSE (MQ(S) ( 1);
SC ( 35;
AC(M) Ц MQ(M) ( AC(2 Ц 35) Ц MQ(1)Т Ц MQ(2 Ц 35) Ц 0;
IF (Z(Q) = 0) THEN (MQ(35) ( 1, AC(R, Q, M) ( 0 Ц 0 Ц AC(M) add20 Ц 0 SR(M) Ц 0;
SC ( countdn SC;
IF (SC AC(M) ( AC(M)Т
END
2.8.1.2 ћ≥кропрограми арифметичного пристрою(„у стр. 177)
–озгл¤немо тепер в≥дпов≥дн≥сть м≥ж управл¤ючими сигналами ≥ м≥крооперац≥¤ми. ѕроцес встановленн¤ такоњ в≥дпов≥дност≥ розпадаЇтьс¤ на три етапи. Ќа першому етап≥ вибираютьс¤ управл¤юч≥ сигнали дл¤ ≥н≥ц≥ал≥зац≥њ роботи пристрою ≥ запуску генератор≥в синхро- ≥ управл¤ючих сигнал≥в. ÷¤ група сигнал≥в генеруЇтьс¤ незалежно в≥д м≥кропрограми. Ќа другому етап≥ проходить привТ¤зка м≥крооперац≥й команд до одноњ або дек≥лькох м≥крокоманд, а на третьому встановлюЇтьс¤ звТ¤зок м≥ж кожною м≥крооперац≥Їю, що зустр≥чаЇтьс¤ в м≥кропрограм≥ ≥ управл¤ючим сигналом дл¤ нењ. ѕо результатам виконанн¤ двох цих результат≥в будуЇтьс¤ м≥кропрограма.
ћ≥кропрограма д≥ленн¤ також додаЇтьс¤ з чотирьох м≥крокоманд: D1, D2, D3, D4. ћ≥крокоманда D1 пересилаЇ адрес операнду з рег≥стру K в адресний рег≥стр AD ≥ вит¤гуЇ операнд з основноњ памТ¤т≥.D2 Ц ≥н≥ц≥ал≥заац≥¤; D3 - д≥ленн¤; D4 Ц завершенн¤.
F ( CM(H),
AD ( K,
SR ( M(AD),
H ( countup H.
F ( CM(H),
AC(R, Q, M) ( 0 Ц 0 AC(M)Т,
IF Z(Q) ELSE (BR(2) ( 1),
IF (BR(2) = 1) THEN (MQ(S) ( SR(S) EXOR AC(S), SC ( 35),
IF(BR(1) = 1) THEN (H ( F(ADS))
ELSE (H ( countup H),
IF (BR(1) = 1) THEN (DO DSET),
BR ( 0.
F ( CM(H),
SC ( countdn SC,
AC(M) Ц MQ(M) ( AC(2 Ц 35) MQ(1)Т Ц MQ(2 Ц 35) Ц 0,
IF (Z(Q) AC(R, Q, M) ( 0 Ц 0 Ц AC(M) add2 0 Ц 0 SR(M) Ц 0),
IF (SC = 0) THEN (H ( countup H).
F ( CM(H),
AC(M) ( AC(M)Т,
H ( F(ADS),
DO SET.
2.8.2 ѕосл≥довний арифметичний пристр≥й(„у стр. 223 Ц228)
јрифметичний пристр≥й здатний виконувати додаванн¤, в≥дн≥манн¤, множенн¤ ≥ д≥ленн¤. ÷≥ арифметичн≥ операц≥њ можуть виконуватись паралельно, посл≥довно або зм≥шаним способом. ѕарлельний арифметичний прист≥й складуЇ вс≥ цифри двох чисел одночасно, в той час, ¤к посл≥довний арифметичний пристр≥й може виконувати додаванн¤двох чисел цифра за цифрою при допомоз≥ простого суматора. ѕаралельний арифметичний пристр≥й виконуЇ операц≥њ скорше, тод≥ ¤к посл≥довний арифметичний пристр≥й дешевше.
“ут описуЇтсь¤ посл≥довн≥ дв≥йково-дес¤тков≥ арифметичн≥ пристроњ. ѕосл≥довний дв≥йково- арифметичний пристр≥й може виконувати додаванн¤ одного або дек≥лькох б≥т≥в одночасно. ƒл¤ його реал≥зац≥њ потр≥бно одноб≥тов≥(або багатоб≥тов≥) пристроњ додаванн¤-в≥дн≥манн¤. ѕод≥бним чином пристр≥й дес¤тковоњ арифметики може додавати одну або дек≥лька дес¤ткових цифр одночасно, ≥ дл¤ його реал≥зац≥њ потр≥бно однорозр¤дн≥ або багаторозр¤дн≥ дес¤тков≥ суматори. ƒв≥йково- арифметичний пристр≥й використовуЇ одноб≥товий суматор-в≥дн≥мач, а дес¤тковий арифметичний пристр≥й використовуЇ однорозр¤дний дес¤тковий суматор-в≥дн≥мач.
2.8.2.1 ѕредставленн¤ чисел
¬ розгл¤нутому арифметичному пристрою число маЇ довжину 24 б≥та. ¬≥дТЇмн≥ числа зображаютьс¤ в доповнюючому код≥. ‘ормат числа показаний на малюнку 6.1. ƒв≥йкова кома розм≥щена м≥ж знаковим ≥ старшим б≥тами; таким чином, число маЇ дробову частину ≥ зображено в дв≥йков≥й форм≥.
X0
X1
X2
Е
X22
X23

ƒодатнЇ число зображаЇтьс¤ в вигл¤д≥ знака ≥ модул¤:
, де X Ц число, знак плю зображуЇтсь¤ нулем,а xi Ц числов≥ б≥ти. Ќайб≥льш можливе число р≥вне 0, 11Е1, або 20 Ц 2-23.¬≥дТЇмне число зображаЇтьс¤ в додатковому код≥
(6.2)
«нак м≥нус зображуЇтьс¤ одиницею. “ак ¤к число в додатковому код≥ дор≥внюЇ сум≥ одиниць молодшого б≥та числа ≥ числа в оберненому код≥,формулу (6.2) можна переписати в наступному вигл¤д≥:
(6.3)
≥ , де - ≥нверс≥¤ xi. Ќайменш можливе в≥дТЇмне число р≥вне1, 00Е0, або Ц1.
2.8.2.2 ѕовний суматор-в≥дн≥мач
ѕовний одноб≥товий сумотор маЇ вигл¤д лог≥чноњ схеми з трьома входами ≥ двома виходами. Ќехай X, Y, ≥ Wi, представл¤ють собою доданок ≥ вх≥д переносу в≥дпов≥дно, а виходи Z ≥ W0 Ц суму ≥ результуючий перенос. ќдноб≥товий суматор можна визначити за допомогою наступного опису вивод≥в:
Z = X EXOR Y EXOR Wi, (6.4)
W0 = X*Y + Y*Wi + Wi*X.
ќдноб≥товий в≥дн≥мач маЇ вигл¤д лог≥чноњ схеми с трьома входами ≥ двома виходами. Ќехай X, Y, Wi, Z ≥ W0 Ц входи ≥ виходи схеми. ќдноб≥товий в≥дн≥мач можна визначити при допомоз≥ наступного опису вивиод≥в:
Z = X EXOR Y EXOR Wi (6.5)
W0 = XТ*Y + Y*Wi + W*XТ.
як видно з привдених вище вираз≥в, вих≥дний сигнал Z однаковий дл¤ обох оис≥в, хоча Wi в вираз≥ (6.4) означаЇ перенос, а в вираз≥ (6.5) Ц позика. ¬их≥д W0 в двох випадках одинаковий, зи вин¤тком лише того, що X в вираз≥ (6.5) ≥нвертуЇтьс¤.
ќписаний вище повний суматор ≥ в≥дн≥мач можна обТЇднати в одну схему. Ќехай одноб≥товий рег≥стр N вказуЇ на додаванн¤, ¤кщо його вм≥ст р≥вний 1, ≥ на в≥дн≥манн¤, ¤кщо його вм≥ст р≥вний 0. ќдноб≥товий суматор можна визначити при допомоз≥ наступного опису вивод≥в:

Z = X EXOR Y EXOR Wi, (6.6)
W0 = (N COIN X)*Y + (N COIN X)*Wi + Y*Wi.
якщо вм≥ст рег≥стру N дор≥внюЇ 1, то вираз (6.6) сп≥падаЇ з вираом (6.4); ¤кщо цей вм≥ст дор≥внюЇ 0, то з виразом (6.5). ќдноб≥товий суматор-в≥дн≥мач, описаний виразом (6.6), буде використаний дл¤ побудови дв≥йкового посл≥довного арифметичного пристрою.
2.8.2.3 —труктура
–ег≥стр ј Ї накопичуючим рег≥стром, рег≥стр Q Ц рег≥стр множника-частки, рег≥стр R Ц рег≥стр операнда, ¤кий використовуЇтьс¤ також в ¤кост≥ буферного рег≥стра памТ¤т≥. јрифметичн≥ операц≥њ виконуютьс¤ в цих трьох рег≥страх, ¤к≥ сум≥сно використовуютьс¤ з суматором-в≥дн≥мачем.
малюнок 6.2 „у стр. 226

–ег≥стр ј
–ег≥стр Q

ќперац≥¤
–ег≥стр R
спочатку
вк≥нц≥
спочатку
вк≥нц≥

ƒ≥ленн¤
ƒ≥льник
ƒ≥лене
«алишок
Ќул≥
„астка

R(0 Ц 23),
A(0 Ц 23),
Q(0 Ц 23),
BC(4 Ц 0),
WC(4 Ц 0),
E,
C,
AV,
DV,
N,
SUM,
DIF,
DSTEST,
OV,
SA,
SR,
AQE(0 Ц 48) = A Ц Q Ц E,
AQ(0 Ц 47) = A Ц Q.
Z = R(23) EXOR A(23) EXOR C,
W = (N COIN A(23))*R(23) + (N COIN A(23))*C + R(23)*C,
AVTEST = N*SAТ*SRТ*C + N*SA*SR*CТ + NТ*SAТ*SR*CТ + NТ*SA*SRТ*C,
DVSTOP = NТ*A(0)Т*R(0)Т*SA*EТ + NТ*A(0)*R(0)*SAТ + N*A(0)Т*R(0)*SA*EТ + N*A(0)*R(0)Т*SAТ.
2.8.3 ƒ≥ленн¤ дв≥йкових чисел
ƒ≥ленн¤ дв≥йкових чисел виконуЇтьс¤ по алгоритму д≥ленн¤ без в≥дновленн¤ залишку, розробленим Ѕерксом, √олдстайном ≥ фон Ќейманом.
Ќехай X ≥ Y Ц д≥лене ≥ д≥льник в≥дпов≥дно. „астковий залишок в≥дн≥маЇтьс¤ з допомогою р≥вн¤нн¤ . ѕри цьому, ¤кщо знак залишку ri-1 (а не ri) ≥ д≥льники однаков≥, б≥т частки qi равен 1 ≥ частичний залишок утворюЇтьс¤ в≥дн≥манн¤м д≥леного Y з 2ri Ц 1. якщо знаки р≥зн≥, б≥т частки qi дор≥нюЇ 0,≥ частковий залишок одержуЇтьс¤ додаванн¤м д≥льника Y з 2ri Ц 1. „астка Q утворюЇтьс¤ з б≥т≥в qi з в≥дпов≥дн≥стю з наступним правилом:
, де (-1 + 2-n) Ц член корекц≥¤, ¤кий додаЇтьс¤ до б≥т≥в частки. (÷е по¤нюЇ, чому qi називаЇтьс¤ б≥том псевдочастки).
ѕочатковий залишок дор≥внюЇ д≥леному X. ѕерев≥рка знак≥в залишку ri Ц 1 ≥ д≥льника Y, формуванн¤ б≥та залишку qi ≥ частки Q, утворенн¤ нового залишку,а також зб≥льшен¤ ≥ перев≥рка ≥ндекса i вход¤ть в склад циклу. ѕ≥сл¤ виходу з циклу к частному Q добавл¤Їтсь¤ коректуючий член ≥ утворюЇтьс¤ правильна частка.
2.8.3.1 ”мова припиненн¤ д≥ленн¤
якщо д≥льник малий пор≥вн¤но з д≥леним, частка може показатис¤ дуже великим ≥ не пом≥ститис¤ в рег≥стр≥ Q. ¬ випадку виникненн¤ такоњ ситуац≥њ, називаЇтьс¤ переповненн¤м при д≥ленн≥, частка буде неправильне, ≥ д≥ленн¤ необх≥дно зупинити.
–ан≥ше було прийн¤то, що д≥лене ≥ д≥льник Ц дробов≥ числа. Ѕажано, щоб ≥ частка була дробовим числом, зв≥дки сл≥дуЇ, що д≥лене повинно бути меншим д≥льника. ÷е ≥ Ї критер≥й, ¤кий дозвол¤Ї сформувати умови припиненн¤ д≥ленн¤.™ чотири випадки, при ¤ких виникаЇ необх≥дн≥сть зупинки д≥ленн¤.
2.8.3.2 Ѕлок-схема алгоритма
Ѕлок-схема посл≥довност≥ перев≥рки переповненн¤ зображена намалюнку 6.11.
малюнок 6.11 „у стр. 243
як видно з ц≥Їњ блок-схеми, алгоритм знаходитьс¤ в цикл≥ оч≥куванн¤, неперервно пров≥р¤ючи стан рег≥стра DSTEST. оли вм≥ст рег≥стра DSTEST стаЇ р≥вним 1, починаЇтьс¤ виконанн¤ основноњ частини алгоритма. –ег≥стри BC, C ≥ E скидуютьс¤ в 0, рег≥стр N встановлюЇтьс¤ в 1 (при додаванн≥) або скидуЇтьс¤ в 0 (при в≥дн≥манн≥). ѕот≥м починаЇтьс¤ цикл посл≥довного додаванн¤ (або в≥дн≥манн¤). ѕ≥д час циклу додаванн¤ (або в≥дн≥манн¤) б≥т переноса (або позики) запамТ¤товуЇтьс¤ в рег≥стр≥ C, але б≥т суми (р≥зниц≥) ≥гноруЇтьс¤, так ¤к в≥н не використовуЇтьс¤, за вин¤тком випадку переносу з самого л≥вого б≥та, ¤кий запамТ¤товуЇтьс¤ в рег≥стр≥ SA. ¬м≥ст рег≥стра SA використовуЇтсь¤ оператором DVSTOP. р≥м цього, п≥д час додаванн¤ (в≥дн≥манн¤) в рег≥стр≥ E запамТ¤товуЇтьс¤ результат лог≥чноњ операц≥њ OR над б≥том суми (або р≥зниц≥) ≥ E; тому ¤кщо вм≥ст рег≥стра ≈; тому ¤кщо вм≥ст рег≥стра E дор≥внюЇ 0, то це означаЇ, що модуль суми (р≥зниц≥) дор≥внюЇ 0. ÷икл виконуЇтсь¤ 24 рази. ѕ≥сл¤ виходу з циклу перев≥р¤Їтьс¤ DVSTOP. якщо виникло переповненн¤, рег≥стр DV встановлюЇтьс¤в 1. Ќа цьому виконанн¤ алгоритму зак≥нчуЇтьс¤, ≥ рег≥стр DSTEST встановлютьс¤ в 0, щоб забезпечити поверненн¤ до алгоритму д≥ленн¤.
ѕ≥сл¤ поверненн¤ з перев≥рки рег≥стра DV починаЇтьс¤ посл≥довн≥сть д≥ленн¤. якщо вм≥ст цього рег≥стру дор≥внюЇ 1, виконанн¤ д≥ленн¤ припин¤Їтьс¤.¬ протилежному випадку починаЇтьс¤ цикл д≥ленн¤. ¬ цьому цикл≥ виконуЇтьс¤ ш≥сть м≥крооперац≥й, а саме встановленн¤ б≥та Q(23) в 1 або 0, зсув вм≥сту касрег≥стра AQ вл≥во, зверненн¤ до посл≥довност≥ SUM Ц DIF, скиданн¤ рег≥стра OV в 0, а також зб≥льшенн¤ л≥чильника WC ≥ його перев≥рка. якщо вм≥ст рег≥стра WC не дор≥внюЇ 23, цикл повторюЇтьс¤. ¬их≥д з циклу зд≥йснюЇтьс¤ при WC, р≥вним 23. “од≥ вм≥ст рег≥стру Q зсуваЇтьс¤ вл≥во на 1 б≥т, а частка коректуЇтьс¤. орекц≥¤ додаЇтьс¤ в ≥нвертуванн≥ б≥та Q(0) ≥ встановленн≥ б≥та Q(23) в 1. Ќа цьому виконанн¤ посл≥довност≥ д≥ленн¤ зак≥нчуЇтьс¤.
2.8.4 јлгоритм дес¤ткового д≥ленн¤
ƒес¤ткове д≥ленн¤ засновано на використанн≥ алгоритма д≥ленн¤ з в≥дновленн¤м залишку. ѕочаткове д≥ленн¤ знаходитьс¤ в масив≥ рег≥стр≥в R,а 16-розр¤дне д≥лене Ц в касрег≥стр≥ AQ. ѕ≥сл¤ виконанн¤ операц≥њ д≥ленн¤ частка розм≥щуЇтьс¤ в масив≥ рег≥стр≥в Q, а залишок Ц в масив≥ рег≥стр≥в A; д≥лене губитьс¤. ѕереповненн¤ ≥ндикуЇтьс¤ вм≥стом рег≥стру DV.
Ќа малюнку 6.20 ≥ 6.21 приведен≥ блок-схеми алгоритма д≥ленн¤ дес¤ткових чисел.
малюнок 6.20 „у стр. 265
малюнок 6.21 „у стр. 266
ƒодованн¤ ≥ в≥дн≥манн¤, ¤к≥ використовуютьс¤ цим алгоритмом, виконуютьс¤ п≥дпосл≥довн≥стю SUM Ц DIF, а перев≥рка переповненн¤ Ц з допомогою п≥дпосл≥довност≥ DSTEST. « малюнку 6.20 видно, що д≥ленн¤ починаЇтьс¤ з скиданн¤ рег≥стру WC в 0 ≥ зверненн¤ до п≥дпосл≥довност≥ DSTEST з ц≥лью перев≥рки можливост≥ переповненн¤ при д≥ленн≥. ѕ≥дпосл≥довн≥ст DSTEST, зображена в вид≥ блок-схеми на малюнку 6.21, в свою чергу починаЇтьс¤ з зверненн¤ до п≥дпосл≥довност≥ SUM Ц DIF; останн≥ зд≥йснюЇ в≥дн≥манн¤ д≥льника, ¤кий знаходитьс¤ в масив≥ рег≥стр≥в R, з старшоњ частини д≥леного, ¤кий знаходитьс¤ в масив≥ рег≥стр≥в A. –≥зниц¤ залишаЇтьс¤ в масив≥ рег≥стр≥в A.ѕот≥м виконуЇтьс¤ перев≥рка, ¤ка дозвол¤Ї встановити, чи не м≥стить рег≥стр OV позики. якщо рег≥стр OV м≥стить 0, значить м≥сце переповненн¤ при д≥ленн≥ немаЇ, ≥ д≥лене в≥дновлюЇтьс¤ шл¤хом зверненн¤ до п≥дпосл≥довност≥ SUM Ц DIF, зд≥йснюЇтьс¤ додаванн¤ д≥льника з масива рег≥стр≥в R ≥ р≥зниц≥ масива рег≥стр≥в A. ¬ цей момент виконанн¤ п≥дпосл≥довност≥ DSTEST зак≥нчуЇтьс¤ скидуванн¤м рег≥стра DSTEST в 0.
ѕ≥сл¤ поверненн¤ з п≥дпосл≥довност≥ DSTEST до п≥дпосл≥довност≥ д≥ленн¤ виконуЇтьс¤ перев≥рка рег≥стра DV на р≥вн≥сть 1. ¬ипадок р≥вност≥ DV одиниц≥ вказуЇ на переповненн¤ при д≥ленн≥, що викликаЇ припиненн¤ операц≥њ д≥ленн¤. якщо ж в ≥ндикатор≥ переповненн¤ DV м≥ститьс¤ нуль, д≥ленн¤ продовжуЇтьс¤. “ак ¤к усп≥шний вих≥д перев≥рки умови переповненн¤ при д≥ленн≥ означаЇ, що вм≥ст масива рег≥стр≥в A менше д≥льника, ¤кий знаходитьс¤ в масив≥ рег≥стр≥в R, д≥лене в масив≥ рег≥стр≥в A множитьс¤ на 10 шл¤хом зсуву на одну дес¤ткову цифру вл≥во.
як видно з малюнка 6.20, в алгоритм≥ Ї два цикла Ц внутр≥шн≥й ≥ зовн≥шн≥й. ¬нутр≥шн≥й цикл починаЇтсь¤ з встановленн¤ л≥чильника DVC в 0. ѕот≥м починаЇтьс¤ внутр≥шн≥й цикл додаванн¤-в≥дн≥манн¤. ¬ внутр≥шньому цикл≥ виконуЇтьс¤ звертанн¤ до п≥дпосл≥довност≥ SUM ЦDIF, ¤ка зд≥йснюЇ додаванн¤ або в≥дн≥манн¤, а також перев≥рки виникненн¤ позики при в≥дн≥манн≥.якщо позики немаЇ, л≥чильник DVC зб≥льшуЇтьс¤ на 1, ≥ керуванн¤ передаЇтьс¤ до початку внутр≥шнього циклу. ÷икл в≥дн≥манн¤ повторюЇтьс¤ до тих п≥р, поки не виникне позика, на чому виконанн¤ циклу зак≥нчуЇтьс¤. Ќа¤вн≥сть позики означаЇ, що вм≥ст л≥чильника DVC Ї цифра частки; значенн¤ вм≥сту DVC пересилаЇтьс¤ в субрег≥стр Q(,8). Ћ≥чильник WC зб≥льшуЇтьс¤ на 1, п≥сл¤ чого його нове значенн¤ пор≥внюЇтьс¤ з константою 8. якщо вм≥ст WC дор≥внюЇ 8, касрег≥стр A зсуваЇтьс¤ вл≥во на одну дес¤ткову цифру, ≥ управл≥нн¤ передаЇтьс¤ до початку зовн≥шнього циклу. «овн≥шн≥й цикл повтор¤Їтьс¤ до тих п≥р, поки л≥чильник WC на стане р≥вним 8. ¬ цей момент визначаютьс¤ знаки частки ≥ залишку, ¤к≥ пом≥щаютьс¤ в рег≥стри SA ≥ SQ в≥дпов≥дно. Ќа цьому виконанн¤ операц≥њ д≥ленн¤ зак≥нчуЇтьс¤.
2.9 ћќЌ
« багатьох сер≥й цифрових м≥кросхем на польових транисторах найб≥льше використанн¤ одержали сер≥њ м≥кросхем ћќѕ.
—корочено ћќѕ Ц це початков≥ букви чотирьох сл≥в з повного визначенн¤: комплементарн≥ польов≥ транзистори з структурою металл Ц окисел Ц нап≥впров≥дник. —лово комплементарний переводитьс¤ ¤к взаЇмно доповнюючий. “ак називаютьс¤ пару транзистор≥в, ¤к≥ под≥бн≥ по абсолютним значенн¤м параметр≥в, але з нап≥впров≥дниковими структурами, взаЇмно в≥дображен≥ ¤к би в вигл¤д≥ негатива ≥ позитива. ¬ б≥пол¤рн≥й схемотехн≥ц≥ Ц це транзистори n-p-n ≥ p-n-p, в польов≥й p-канальн≥ ≥ n-канальн≥. “ут p Ц перша буква в≥д слова positive,n Ц negative.
÷≥каво, що на перших етапах розвитку б≥пол¤рних цифрових м≥кросхем пророкували широке розповсюдженн¤ комплементарних б≥пол¤рних лог≥чних елемент≥в на n-p-n ≥ p-n-p транзисторах. ƒл¤ прикладу, ¤кщо в ““Ћ вдалось би зам≥нити вих≥дний каскад на двохтактний комплементарний, принципово зб≥льшилась би економ≥чн≥сть елемента. јле б≥пол¤рна комплементарна транзисторна лог≥ка не прижилась через труднощ≥ виготовленн¤ на кристал≥ великоњ к≥лькост≥ компактних по площин≥ ≥ високо¤к≥сних по параметрах ≥нтегральних p-n-p транзистор≥в.
ЌагадаЇмо, що в аналогов≥й схемотехн≥ц≥, де p-n-p транзистори просто необх≥дн≥ ¤к дл¤ спрощенн¤ схемотехн≥ки, так ≥ дл¤ покращенн¤ властивост≥в п≥дсилювач≥в, проблема створенн¤ добрих p-n-p транзистор≥в дл¤ технолог≥в все ж таки ≥снуЇ. “ому реально б≥пол¤рн≥ м≥кросхеми ““Ћмають на виход≥ так називаЇм≥ кваз≥комплементарний каскад. Ќа кристал≥ робл¤ть т≥льки n-p-n транзистори. ÷¤ компром≥сна схема елемента ““Ћ вийшла оптимальною ≥ перспектвною на багато дес¤тел≥ть.
ѕерш≥ спроби випускати сер≥њ простих польових елемент≥в, под≥бний по схем≥ з –“Ћ, до усп≥ху не привели. Ћог≥чн≥ елементи виходили малошвидкод≥юч≥, оск≥льки внутр≥шн≥й оп≥р канала у польового транзистора на пор¤док б≥льше,чим оп≥р м≥ж колектором ≥ ем≥тером насиченого б≥пол¤рного транзистора. ќднопол¤рн≥ м≥кросхеми ћќѕ не в≥др≥зн¤лись усп≥хом н≥ перешкодост≥йк≥стю,н≥ малою потребуючою силою. ƒобр≥ результати дало використанн¤ двопол¤рного ≥нвертора, ¤кий побудований на комплементарн≥й польов≥й пар≥.
“епер можна конкретно вибрати необх≥дн≥ елементи ћќЌ дл¤ реал≥зац≥њ даноњ схеми, хоча при проектуванн≥ пост≥йно перев≥р¤лас¤ можлив≥сть вт≥ленн¤ схем за допомогою стандартних м≥кросхем сер≥й ћќЌ.
2.10 ћ≥кросхеми
ќтже:
- ¤к D-тригери беремо м≥кросхему 176“ћ2
÷¤ м≥кросхема м≥стить два D-тригера ≥ Ї корисна тим, що маЇ ≥нверсн≥ виходи, а також маЇ входи скиданн¤ (Reset).
ƒовжина тактового ≥мпульсу не повинна бути меншою 100 нс.
„ас встановленн¤ виход≥в Ц не менше 25 нс.
Ћог≥чн≥ м≥кросхеми також легко п≥д≥брати.
561Ћј7 561Ћј8 561Ћј9 561Ћ»2
’оча м≥кросхеми сер≥њ 561 ≥ п≥дтримують напругу живленн¤ до 15 ¬ольт (чим б≥льша напруга, тим б≥льша швидкод≥¤) але ми змушен≥ використовувати м≥кросхеми стар≥шоњ сер≥њ 176, максимальна напруга живленн¤ ¤ких Ц 9 ¬ольт. “ому напруга живленн¤ всього автомата не повинна перевищувати 9 ¬ольт,а в ≥деальному випадку бути р≥вною цьому значенню.
3. –озробка графу
ЅудуЇтьс¤ на основ≥ автомату ћура, що використовуЇ алгоритм дв≥йкового д≥ленн¤ (паралельний пристр≥й). ’оча за умовою ¤ повинна розробити пристр≥й дл¤ д≥ленн¤ дес¤ткових чисел, але, враховуючи, що блок-схема дес¤ткового д≥ленн¤ складн≥ша у два рази ( аган) та маючи ћќЌ, ¤ка Ї пов≥льною, ¤ буду використовувати дв≥йковий алгоритм („у, 23) та шифратори ≥ дешифратори. ћодиф≥кований алгоритм приведе до такого графа:
CM Ц дозв≥л
___
CM Ц лог≥чна операц≥¤ множенн¤
X0: SR(M) X1: SR(S) = AC(S)
X2: SC = 23
—тани в автомат≥ ћура в≥дпов≥дають таким м≥крокомандам:
Z0: SM ( 1
Z1: AC(M) ( Ц AC(M)Т
Z2: MQ(S) ( 0
Z3: MQ(S) ( 1
Z4: SC ( 0
Z5: AC(M) Ц MQ(M) ( AC(1 Ц 22) Ц MQ(23)Т Ц MQ(1 Ц 22)
Z6: MQ(22) ( 1
AC(M) ( AC(M) add SR(M)
Z7: SC ( countup SC
Z8: AC(M) ( AC(M)Т
¬ цифровому автомат≥ ћура в ¤кост≥ запамТ¤товуючих елемент≥в використовуЇтьс¤ двохтактн≥ тригери, що даЇ можлив≥сть уникнути ефекту гонок. ¬иберемо D Ц тригери.

≥льк≥сть стан≥в цифрового автомату забезпечать чотири двохтактн≥D Ц тригери. ƒл¤ кодуванн¤ стан≥в виберемо код У8421Ф, ¤кий Ї найкращий дл¤ машинноњ обробки.
4. –озробка управл¤ючого блоку.
“аблиц¤ кодуванн¤ стан≥в ÷ј ћура

E
F
G
H

E
F
G
H

S0
0
0
0
0
S5
0
1
0
1

S1
0
0
0
1
S6
0
1
1
0

S2
0
0
1
0
S7
0
1
1
1

S3
0
0
1
1
S8
1
0
0
0

S4
0
1
0
0

де (i Zi = Si (кодуЇмо кодом 8421)
¬изначимо умови стан≥в дл¤ управл¤ючого автомату

Ready Ц сигнал готовност≥ до початкувиконанн¤ операц≥њ
Sync Ц синхрон≥зуючий сигнал
ѕри використанн≥ D Ц тригера ми отримаЇмо наступний управл¤ючий автомат:

5. –озробка операц≥йного блоку
5.1 ќсновна д≥¤
“епер, коли ми маЇмо готовий управл¤ючий автомат, можна приступати до проектуванн¤ операц≥йного автомата. ƒл¤ виконанн¤ д≥ленн¤ нам необх≥дно мати в≥с≥м чотирьохрозр¤дн≥ суматори ≥ одинадц¤ть чотирьохрозр¤дних рег≥стри, не враховуючи супроводжуючих лог≥чних схем.
¬с≥ необх≥дн≥ елементи легко можна знайти в (3) стор≥нки 193 Ц 290.
¬ ¤кост≥ базового суматора можна вибрати 561»ћ1. ™диною позитивною рисою ц≥Їњ м≥кросхеми Ї те, що њњ характеристики детально розписан≥в (3) ст. 267.
Ќедол≥ки:
Ц страшенно мала швидк≥сть (хоча, можливо, ≥ не погана, ¤к на елемент ћќЌ), час спрацюванн¤ Ц 550 нс. “обто при посл≥довному п≥д`Їднанн≥ чотирьох суматор≥в, ¤к у нашому випадку, швидк≥сть спрацюванн¤ становитиме 4.4†мкс.
Ц в≥дсутн≥сть синхрон≥зуючого входу. ÷ей недол≥к змушуЇ нас вводити ще чотири чотирьохрозр¤дн≥ рег≥стри дл¤ збереженн¤ сум часткових добутк≥в.
” рол≥ робочих рег≥стр≥в буде виступати м≥кросхема 561»–9.
÷е Ї посл≥довно-паралельний рег≥стр.
P/S = 0 Ц вв≥мкнено посл≥довний режим. ѕри приход≥ на C додатнього ≥мпульсу вм≥ст рег≥стра буде зм≥щено вл≥во ≥ в D0 буде записано б≥т з JKЦвходу.
P/S = 1 Ц при приход≥ додатнього ≥мпульсу на синхрон≥зуючий вх≥д з вход≥в D0 Ц D3 буде прин¤то чотири б≥ти.
R Ц при приход≥ на цей вх≥д додатнього ≥мпульсу рег≥стр безпосередньо (асинхронно) буде скинутий в нул≥.
T/C Ц перемикаЇ виходи. якщо T/C=1 то на виходах пр¤ме число (Q0 Ц Q3), ≥накше на виходах будуть ≥нвертован≥ р≥вн≥.
„ас встановленн¤ рег≥стра при живленн≥ 10 ¬ольт приблизно становить200 нс.
5.2 ƒодаткова операц≥¤
ƒодаткова операц≥¤.
ќсновн≥ алгоритми виконанн¤
порозр¤дних лог≥чних операц≥й.
¬с≥ способи виконанн¤ порозр¤дних лог≥чних операц≥й можна розбитина дв≥ групи:
Ц посл≥довн≥;
Ц паралельн≥.
ƒл¤ простоти обробки чисел в≥зьмемо п≥д знаковий розр¤д 23.
ѕосл≥довний спос≥б добре описаний в (2), стор. 145. ¬≥н пол¤гаЇ у тому,що аргументи записуютьс¤ в рег≥стри ≥ пот≥м посл≥довно, б≥т за б≥том, перебираютьс¤ ≥ в≥дпов≥дний результат записуЇтьс¤ у рег≥стри результату. оротко такий алгоритм представл¤Їтьс¤ так:
1. «аписати аргументи в рег≥стри RGA та RGB.
2. якщо ми пройшли вс≥ розр¤ди, то к≥нець.
3. ¬иконуЇмо задану лог≥чну операц≥ю над нульовими розр¤дами RGA та RGB ≥ записуЇмо результат в старший розр¤д RGC.
4. «суваЇмо RGA, RGB та RGC на один розр¤д вправо.
5. ѕереходимо на 2.

ѕ≥сл¤ n ≥терац≥й в рег≥стр≥ RGC матимемо результуюче значенн¤,де n Ц розр¤дн≥сть задач≥.
“акий метод потребуЇ м≥н≥мальноњ к≥лькост≥ лог≥чних схем, однак Ї дуже пов≥льним. —аме через недостатню швидк≥сть виконанн¤ ми змушен≥ в≥дмовитис¤ в≥д цього методу, бо елементи ћќЌ сам≥ по соб≥ не в≥др≥зн¤ютьс¤ великою швидк≥стю.
якщо вз¤ти частоту шини 0.25 мегагерц, ¤к того вимагала основна задача, то дл¤ опрацюванн¤ 24 розр¤д≥в необх≥дно буде 96 м≥кросекунди Ц г≥гантський ≥нтервал часу простоюванн¤ системи вц≥лому. “ому у нашому випадку доц≥льн≥ше використовувати другий метод, тобто метод паралельноњ обробки. ’оча в≥н ≥ потребуватиме в 24 раз≥в б≥льше лог≥чних схем, однак можна зекономити на рег≥страх аргумент≥в, приймаючи њх безпосередньо з шини. ƒл¤ результату все ж доведетьс¤ використати рег≥стр, щоб забезпечити роботу в режим≥ автомату ≥з внутр≥шньою пам`¤ттю.
561Ћј7

6. «ауваженн¤ до схеми автомату
виконанн¤ основноњ операц≥њ
ќск≥льки вибраний л≥чильник не може рахувати у зворотньому напр¤мку, на початку роботи у нього записуЇтьс¤ не 23, а 0. “епер при виконанн≥ ≥терац≥й множенн¤ умовою виходу р≥вн≥сть л≥чильника 23.
ќбов'¤зковим Ї заземленн¤ вс≥х вход≥в м≥кросхем що не використовуютьс¤ (†див.(3) стор. 195). ÷¤ умова спричинена специф≥кою ћќЌ - елемент≥в ≥ при невиконанн≥ њњ м≥кросхеми можуть вийти з ладу.
ƒо кожноњ м≥кросхеми необх≥дно п≥двести живленн¤ ≥ землю живленн¤:
Ц дл¤ м≥кросхем 561»–9, 561»ћ1, 176»≈19 живленн¤ (+9 ¬ольт)≥ землю подавати на 16 ≥ 8 ножки в≥дпов≥дно;
Ц дл¤ ≥нших м≥кросхем живленн¤ ≥ землю подавати на 14 ≥ 7 ножки в≥дпов≥дно.
6.1 „асов≥ характеристики схеми
Ўвидк≥сть системи визначаЇтьс¤ швидк≥стю спрацюванн¤ найпов≥льн≥ших њњ вузл≥в. Ќаша схем≥ Ї паралельним пристроЇм.÷е означаЇ, що операц≥њ виконуютьс¤ за один машинний такт. “ут можна вид≥лити так≥ частини: занесенн¤ даних, ≥н≥ц≥ал≥зац≥¤, 23 такти за л≥чильником, завершенн¤ д≥ленн¤. ¬раховуючи, що час спрацюванн¤ одного суматора становить не менше 550 нс. отримаЇмо, що лише дл¤ виконанн¤ додаванн¤ необх≥дно 4.4 мкс. ƒодавши ще час занесен¤ в рег≥стр (200 нс.) а також час перемиканн¤ тригер≥в стан≥в плюс супроводжуючоњ лог≥ки, матимемо, що тривал≥сть високого р≥вн¤ синхрон≥зуючого ≥мпульсу повинна бути не менше 6 мкс. „ас нульового р≥вн¤ синхросигналу повинен бути достатн≥м дл¤ спрацюванн¤ лог≥чних схем умов, тобто приблизно не менше 2 мкс.
“аким чином очевидно, що пер≥од синхросигналу не повинен бути меншим, н≥ж 4†мкс, ≥ наш автомат працюватиме на частотах не б≥льше 0.16 мегагерц.ƒл¤ комп`ютера це звичайно ж замало, однак дл¤ ¤коњсь простоњ системи ≥з обмеженими запасами енерг≥њ повинно бути достатньо.
Ѕажана форма сигналу
≈лементи ћќЌ дуже чутлив≥ до крутизни фронт≥в синхрон≥зуючих ≥мпульс≥в. якщо час актив≥зуючого фронту перевищить ¤кесь певне критичне значенн¤ (дл¤ кожноњ сер≥њ воно своЇ) пристр≥й не спрацюЇ належним чином (3).
¬исновок
ћи розробили автомат дл¤ д≥ленн¤ дес¤ткових чисел. ¬середин≥ ми працювали з дв≥йковими числами, перетворюючи њх на вход≥ та виход≥ у дес¤тков≥. Ќедол≥ком цього автомату Ї мала швидкод≥¤, так ¤к елементною базою дл¤ нас служили ћќЌ Ц технолог≥њ. Ќа сьогодн≥шн≥й час розроблен≥ спец≥альн≥ м≥кропроцесори, ¤к≥ виконують задану д≥ю. «атрати на них Ї значно меншими.
Ќа початок ≥ к≥нець автомату ¤ поставила перетворювач з дв≥йково-дес¤ткового у дв≥йковий та з дв≥йкового у дв≥йково-дес¤тковий. ћ≥кросхеми 155ѕ–6 та 155ѕ–7 належать до лог≥ки ““Ћ, тому њм передували перетворювач≥ р≥вн≥в в≥д ћќЌ до ““Ћ 176ѕ”1 та 176ѕ”2. Ќа виходах стоњть м≥кросхема 156ѕ”6. я використала м≥кросхеми ““Ћ тому, що в ћќЌ лог≥ц≥ таких м≥кросхем немаЇ, а працювати з дес¤тковими або дв≥йково-дес¤тковими числами Ї важко.
—писок л≥тератури
1. ћетодичн≥ вказ≥вки до курсового проекту з курсу У—хемотехн≥ка ≈ќћФ дл¤ студент≥в спец≥альност≥ 6.08.04 У омпТютерн≥ наукиФ.
Ћьв≥в ƒ”ФЋѕФ, 1995.
2. аган Ѕ. ћ. Ёлектронные вычислительные машины и системы.
ћосква: Ёнергоатомиздат, 1985.
3. Ўило ¬.Ћ. ѕопул¤рные цифровые микросхемы: —правочник.
ћосква: –адио и св¤зь, 1987.
4. ≈— ƒ. ѕравила выполнени¤ электрических схем.
ћосква: »здательство стандартов, 1976.
5. ќбозначени¤ условные графические в схемах. ƒвоичные логические элементы √ќ—“†2.743 Ц 72
ћосква: √осударственный комитет стандартов совета министров ———–.
6. я. „у ќрганизаци¤ Ё¬ћ и микропрограммирование.
ћосква. ћир, 1975.
«м≥ст
1. «авданн¤ 2
2. ќгл¤д ≥ анал≥з л≥тературних джерел 3
2.1 ѕон¤тт¤ про комб≥нац≥йну схему та цифровий автомат 3
2.2 ƒекомпозиц≥¤ обчислювального пристрою на операц≥йний ≥ керуючий блоки 6
2.3 одуванн¤ дес¤ткових чисел 7
2.4 ”правл¤ючий автомат 8
2.5 еруюч≥ автомати з УтвердоюФ лог≥кою 9
2.6 —истема лог≥чних елемент≥в 10
2.7 ƒв≥йково дес¤тковий перетворювач 11
2.8 —труктура ≥ м≥кропрограми јЋѕ дл¤ д≥ленн¤ чисел з ф≥ксованою крапкою 13
2.8.1 јрифметичний пристр≥й з ф≥ксованою крапкою 20
2.8.1.1 ƒ≥ленн¤ 23
2.8.1.2 ћ≥кропрограми арифметичного пристрою 26
2.8.2 ѕосл≥довний арифметичний пристр≥й 27
2.8.2.1 ѕредставленн¤ чисел 28
2.8.2.2 ѕовний суматор Ц в≥дн≥мач 29
2.8.2.3 —труктура 30
2.8.3 ƒ≥ленн¤ дв≥йкових чисел 32
2.8.3.1 ”мова припиненн¤ д≥ленн¤ 33
2.8.3.2 Ѕлок-схема алгоритму 34
2.8.4 јлгоритм дес¤ткового д≥ленн¤ 36
2.9 ћќЌ 39
2.10 ћ≥кросхеми 40
3. –озробка графа 41
4. –озробка управл¤ючого блоку 43
5. –озробка операц≥йного блоку 45
5.1 ќсновна д≥¤ 45
5.2 ƒодаткова операц≥¤ 46
6. «ауваженн¤ до схеми автомату виконанн¤ основноњ операц≥њ 48
6.1 „асов≥ характеристики схеми 49
¬исновки 50
—писок л≥тератури 51

Ёлектронные рефераты / онтакты